WCET analysis of multi-level set-associative instruction caches

With the advent of increasingly complex hardware in real-time embedded systems (processors with performance enhancing features such as pipelines, cache hierarchy, multiple cores), many processors now have a set-associative L2 cache. Thus, there is a need for considering cache hierarchies when validating the temporal behavior of real-time systems, in particular when estimating tasks’ worst-case execution times (WCETs). To the best of our knowledge, there is only one approach for WCET estimation for systems with cache hierarchies [10], which turns out to be unsafe for setassociative caches. In this paper, we highlight the conditions under which the approach described in [10] is unsafe. A safe static instruction cache analysis method is then presented. Contrary to [10] our method supports set-associative and fully associative caches. The proposed method is experimented on medium-size and large programs. We show that the method is most of the time tight. We further show that in all cases WCET estimations are much tighter when considering the cache hierarchy than when considering only the L1 cache. An evaluation of the analysis time is conducted, demonstrating that analysing the cache hierarchy has a reasonable computation time. Key-words: WCET, hard real time systems, memory hierarchy, static analysis, abstract interpretation. This study was partially supported by the french National Research Agency project Mascotte (ANR05-PDIT-018-01) Analyse pire cas des hiérarchies de caches d’instruction associatifs par ensemble Résumé : Avec l’arrivée de matériel complexe dans les systèmes temps-réel embarqués (processeurs avec des fonctions d’amélioration des performances tel que les pipelines, les hiérarchies de caches, les multi-cœurs), de nombreux processeurs ont maintenant des caches L2 associatifs par ensemble. Ainsi, considérer les hiérarchies de caches lors de la validation du comportement temporel des systèmes temps-réel, en particulier lors de l’estimation d’une borne supérieure du pire temps d’exécution des tâches s’exécutant sur le système devient nécessaire. A notre connaissance, il existe une seule approche traitant des hiérarchies de caches pour le calcul de cette borne [10], qui s’avère être non sûre pour les caches associatifs par ensemble. Dans ce rapport, nous présentons les conditions pour lesquelles l’approche décrite dans [10] est non sûre. Une approche statique sûre est présentée pour les caches d’instruction. A l’opposé de [10], notre méthode supporte les caches associatifs par ensemble et les caches totalement associatifs. Cette méthode est expérimentée sur des programmes de test ainsi qu’une application réelle. Nous montrons que notre méthode est la plupart du temps précise et l’estimation du pire temps d’exécution est toujours plus précise en considérant la hiérarchie de cache comparativement à un seul niveau de cache. Une évaluation du temps de calcul est réalisée montrant que l’analyse de la hiérarchie de cache est effectuée en un temps raisonnable. Mots-clés : pire temps d’exécution,, temps-réel strict, hiérarchie mémoire, analyse statique, interprétation abstraite. WCET analysis of multi-level set-associative instruction caches 3